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FICHA DE REGISTRO EN DINA

 
 
 

Registro: 1693  |  Vigencia: 27/04/2016 - 27/04/2018
 
        

MORALES VILLANUEVA AURELIO FEDERICO

Ingeniero Electrónico colegiado con experiencia en preventa, postventa y administración de proyectos de infraestructura de comunicaciones de datos y plataformas de cómputo en empresas transnacionales del sector telecomunicaciones. Docente universitario, con especialización en ingeniería de computadoras, con experiencia en investigación, dictado de cursos de ante-grado y post-grado en la carrera de ingeniería electrónica.

Fecha de última actualización:
10-08-2017

https://orcid.org/0000-0002-5469-4912

55634059000

  

Datos Personales

    Fuente
Apellidos : MORALES VILLANUEVA
Nombres: AURELIO FEDERICO
Género: MASCULINO
País de Nacimiento : PERÚ
Pagina web personal: http://

Experiencia Laboral

Institución Cargo Sector Fecha Inicio Fecha Fin
TELEFÓNICA DEL PERÚ SA INGENIERO PREVENTA - SECTOR GOBIERNO PRIVADO 2006-05-01 2008-01-01
TELEFONICA EMPRESAS PERU S.A.A. ING. SENIOR SOPORTE DE OPERACIONES PRIVADO 2001-09-01 2006-04-01
TELEFONICA SISTEMAS, SUC. DEL PERU S.A. JEFE DE PROYECTOS PRIVADO 1996-07-01 2001-08-01

Experiencia Laboral como Docente

Institución Tipo Docente Tipo Institución Fecha Inicio Fecha Fin
UNIVERSIDAD NACIONAL DE INGENIERIA UNI Ordinario-Principal Universidad Junio 2012 A la actualidad
UNIVERSIDAD NACIONAL DE INGENIERIA UNI Ordinario-Asociado Universidad Marzo 1999 Mayo 2012
UNIVERSIDAD NACIONAL DE INGENIERIA UNI Contratado Universidad Abril 1994 Febrero 1999
PONTIFICIA UNIVERSIDAD CATOLICA DEL PERU Contratado Universidad Marzo 1994 Agosto 1995
UNIVERSIDAD NACIONAL DE INGENIERIA UNI Contratado Universidad Octubre 1985 Setiembre 1992

Experiencia como Asesor de Tesis

Universidad Tesis Tesista(s) Repositorio Fecha Aceptación de Tesis
UNIVERSIDAD NACIONAL DE INGENIERIA UNI Licenciado / Título VICTOR ALFREDO BRICEÑO SANCHEZ Junio 2009
UNIVERSIDAD NACIONAL DE INGENIERIA UNI Magister FERNANDO TAGLE CARBAJAL Marzo 2001

Experiencia como evaluador y/o formulador de proyectos

Ańo Tipo de proyecto Entidad financiadora Metodología de evaluación Monto proyecto (USD)
2015 Proyectos de investigación aplicada FONDO NACIONAL DE DESARROLLO CIENTIFICO, TECNOLOGICO Y DE INNOVACION TECNOLOGICA - FONDECYT Evaluador único/individual 158985.0
2015 Proyectos de investigación aplicada FONDO NACIONAL DE DESARROLLO CIENTIFICO, TECNOLOGICO Y DE INNOVACION TECNOLOGICA - FONDECYT Evaluador único/individual 112522.0

Datos Académicos

Grado Título Centro de Estudios País de Estudios Fuente
DOCTORADO DOCTOR OF PHYLOSOPHY, ELECTRICAL AND COMPUTER ENGINEERING UNIVERSITY OF FLORIDA ESTADOS UNIDOS
MAGISTER MAESTRO EN CIENCIAS, MENCION EN INGENIERIA ELECTRONICA UNIVERSIDAD NACIONAL DE INGENIERIA UNI PERÚ
MAGISTER MASTER OF SCIENCE, ELECTRICAL ENGINEERING STATE UNIVERSITY OF NEW YORK, BUFFALO ESTADOS UNIDOS
LICENCIADO / TÍTULO TITULO PROFESIONAL DE INGENIERO ELECTRONICO UNIVERSIDAD NACIONAL DE INGENIERÍA PERÚ
LICENCIADO / TÍTULO MAESTRO EN INGENIERIA ELECTRONICA UNIVERSIDAD NACIONAL DE INGENIERÍA PERÚ
BACHILLER BACHILLER EN CIENCIAS, MENCION EN INGENIERIA ELECTRICA UNIVERSIDAD NACIONAL DE INGENIERIA UNI PERÚ
BACHILLER BACHILLER EN INGENIERIA ELECTRONICA UNIVERSIDAD NACIONAL DE INGENIERÍA PERÚ

Idiomas

# Idioma Lectura Conversación Escritura Lengua Materna
1 ITALIANO BÁSICO BÁSICO BÁSICO NO
2 INGLES AVANZADO INTERMEDIO AVANZADO NO

Producción científica en Scopus (H index: 1)

Título Primer autor Año de Producción Título de la fuente Fuente
Configuration prefetching and reuse for preemptive hardware multitasking on partially reconfigurable FPGAs Morales-Villanueva A. 2016 Proceedings of the 2016 Design, Automation and Test in Europe Conference and Exhibition, DATE 2016
Partial Region and Bitstream Cost Models for Hardware Multitasking on Partially Reconfigurable FPGAs Morales-Villanueva A. 2015 Proceedings - 2015 IEEE 29th International Parallel and Distributed Processing Symposium Workshops, IPDPSW 2015
On-chip context save and restore of hardware tasks on partially reconfigurable FPGAS Morales-Villanueva, A. 2013 Proceedings - 21st Annual International IEEE Symposium on Field-Programmable Custom Computing Machines, FCCM 2013
HTR: On-chip hardware task relocation for partially reconfigurable FPGAs Morales-Villanueva, A. 2013 Lecture Notes in Computer Science (including subseries Lecture Notes in Artificial Intelligence and Lecture Notes in Bioinformatics)

Producción científica en MEDLINE

Título Primer autor Año de Producción Título de la fuente Fuente

Producción científica en ALICIA

Tipo de Producción Título Año de Producción Publicado en Fuente

Producción científica en ORCID

Tipo de Producción Título Año de Producción Fuente

Producción científica

Tipo de Producción Título Año de Producción Título de la fuente
ARTÍCULO EN REVISTA CIENTÍFICA Diseño e implementación de una Red Neuronal en un FPGA para recuperación de patrones 2007 TECNIA
ARTÍCULO EN REVISTA CIENTÍFICA Incremento de la capacidad de un sistema celular jerárquico CDMA por la asignación de celdas basada en la movilidad de los usuarios 2002 TECNIA
ARTÍCULO EN REVISTA CIENTÍFICA Diseño y construcción de un analizador lógico de 16 canales basado en un microprocesador 1992 Revista TECNIA, Volúmen 5, Nro. 1, 1992, pp. 1-14
LIBRO HTR: On-Chip Hardware Task Relocation for Partially Reconfigurable FPGAs 2013 Lecture Notes in Computer Science
ARTÍCULO EN CONGRESO Diseño e Implementación de un CPU RISC Superescalar en un FPGA para Enseñanza e Investigación 2011 XVIII Congreso Internacional de Ingeniería Eléctrica, El...

Proyectos de Investigación

Título Descripción Fecha de Inicio Fecha Fin Inv. Principal Área OCDE
Encriptación de información utilizando un cifrador basado en la teoría del caos e implementado en un FPGA El proyecto consiste en el diseño e implementación en hardware y software de un cifrador en un dispositivo FPGA basado en la generación de números seudo aleatorios insertados como claves dentro de un criptosistema caótico. Noviembre 2008 Febrero 2009 AURELIO FEDERICO MORALES VILLANUEVA Ingeniería y Tecnología
Diseño e implementación de un CPU RISC de 32 Bits en un FPGA El proyecto consiste en el estudio, diseño e implementación del hardware de un CPU RISC de 32 bits en un dispositivo FPGA para fines de enseñanza a nivel de postgrado. Abril 2008 Junio 2008 AURELIO FEDERICO MORALES VILLANUEVA Ingeniería y Tecnología
Compresión de imágenes utilizando la Transformada de Hadamard sobre un FPGA El proyecto consiste en implementar el proceso completo de compresión y descompresión de imágenes en escala de grises con un tamaño de hasta 256x256 con distintos niveles de compresión sobre un FPGA, en este caso el Cyclone II de Altera. Noviembre 2008 Febrero 2009 AURELIO FEDERICO MORALES VILLANUEVA Ingeniería y Tecnología
Diseño e Implementación de un CPU RISC Superescalar en un FPGA para Enseñanza e Investigación El proyecto consiste en el estudio, diseño e implementación del hardware de un CPU RISC Superescalar en un dispositivo FPGA para fines de enseñanza e investigación a nivel de postgrado. Junio 2008 Noviembre 2008 AURELIO FEDERICO MORALES VILLANUEVA Ingeniería y Tecnología
Diseño e Implementación de una Red Neuronal en un FPGA para Recuperación de Patrones El proyecto consiste en el estudio, diseño e implementación del hardware y software de una red neuronal artificial en un dispositivo FPGA para la recuperación de patrones difusos, a partir de una base de datos de conocimiento de patrones previamente definidos por el usuario. Enero 2008 Marzo 2008 AURELIO FEDERICO MORALES VILLANUEVA Ingeniería y Tecnología
On-Chip Hardware Task Relocation for Partially Reconfigurable FPGAs Partial reconfiguration (PR) enables shared FPGA systems to time multiplex hardware tasks in partially reconfigurable regions (PRRs). To fully exploit PR, preempted tasks should resume execution in any PRR. This preemption/resumption requires saving/restoring the preempted task’s execution context and relocating the task to another PRR. We propose on-chip hardware task relocation (HTR) software, which enables a task’s execution state to be saved, relocated to, and restored in any PRR. Enero 2012 Julio 2013 AURELIO FEDERICO MORALES VILLANUEVA Ingeniería y Tecnología
On-Chip Context Save and Restore of Hardware Tasks on Partially Reconfigurable FPGAs Partial reconfiguration (PR) of FPGAs enables hardware tasks to time multiplex PR regions (PRRs. Time multiplexing PRRs requires support for unloading/loading tasks and for resuming a task’s execution state. To resume a task’s execution state, the execution state (context) must be saved when the task is unloaded so that the execution state can be restored when the task resumes. We present a software-based, on-chip context save and restore (CSR) for PR-capable FPGAs. Enero 2012 Julio 2013 AURELIO FEDERICO MORALES VILLANUEVA Ingeniería y Tecnología

Proyectos de ORCID

Título Descripción Fecha de Inicio Fecha Fin

Distinciones y Premios

Distinción Descripción País Fecha premiación
BECA PARA ESTUDIOS DE DOCTORADO EN EL EXTERIOR BECA PARA ESTUDIOS DE DOCTORADO EN ELECTRICAL AND COMPUTER ENGINEERING PERÚ Diciembre 2008
BECA PARA ESTUDIOS DE MAESTRIA EN ESTADOS UNIDOS BECA PARA ESTUDIOS DE MAESTRIA EN ELECTRICAL AND COMPUTER ENGINEERING ESTADOS UNIDOS Junio 1992
2do. puesto en el Orden de Méritos XII Curso Internacional de Ingeniería de Comunicaciones Digitales PERÚ Noviembre 1994
Beca Integral para estudio de Segunda Fase del programa de inglés Beca Integral para estudio de Segunda Fase del programa de inglés PERÚ Setiembre 1987
2do. puesto en aprovechamiento, Primera Fase del programa de Inglés 2do. puesto en aprovechamiento, Primera Fase del programa de Inglés PERÚ Agosto 1987
Ingreso gratuito y beca integral para estudios de Maestria en la UNI Ingreso gratuito y beca integral para estudios de Maestria en la UNI PERÚ Marzo 1985
2do. puesto de la promocion 1984-II de la especialidad de Ingenieria Electronica 2do. puesto de la promocion 1984-II de la especialidad de Ingenieria Electronica PERÚ Diciembre 1984
Primer lugar en VII Concurso de Proyectos de Investigación y Desarrollo – VII COPIDE 2008 Primer lugar del concurso por el proyecto "Implementación de la Transformada Bidimensional de Hadamard en un FPGA" PERÚ Octubre 2008
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